问题:已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()...
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问题:下列数组描述中不正确的代码是()。A、integer cou [7:0] ;B、reg bool [16:0] ;C、integer mat [4:0][0:127] ;D、reg [8*8:1] carray_value;...
问题:ASIC...
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
问题:关于函数的描述下列说法不正确的是()A、函数定义中不能包含任何时序控制语句;B、函数至少有一个输入,包含任何输出或双向端口;C、函数只返回一个数据,其缺省为reg类型;D、函数不能调用任务,但任务可以调用函数。...
问题:在case语句中至少要有一条()语句...
问题:用assign描述的语句我们一般称之为()逻辑,并且它们是属于并行语句,即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或()逻辑,并且它们是属于串行语句,即于语句的书写有关。...
问题:Verilog HDL语言进行电路设计方法有哪几种?...
问题:Verilog的基本设计单元是模块。它是由两部分组成,一部分描述();另一部分描述逻辑功能,即定义输入是如何影响输出的。...
问题:子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化()。 ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法A、①③⑤B、②③④C、②⑤⑥D、①④⑥...
问题:你所知道的可编程逻辑器件有(至少两种):()。...
问题:下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not...
问题:在进程中什么情况下综合为时序电路?什么情况下综合为组合电路?...
问题:在进程中只有当敏感信号是沿触发(即上升沿或下降沿)时,此时综合为时序电路;而在进程中只有当敏感信号是电平沿触发时,此时综合为组合电路。...
问题:关于过程块以及过程赋值描述中,下列正确的是()A、在过程赋值语句中表达式左边的信号一定是寄存器类型B、过程块中的语句一定是可综合的C、在过程块中,使用过程赋值语句给wire赋值不会产生错误D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感...
问题:RTL...