问题:状态机常用状态编码有()。...
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问题:完整的条件语句将产生()电路,不完整的条件语句将产生()电路。...
问题:基于EDA软件的FPGA/CPLD设计流程为:原理图/HDL文本输入→综合→_____→_____→适配→编程下载→硬件测试。正确的是()。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚A、③①B、①⑤C、④⑤D、④②...
问题:下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not...
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
问题:在进程中什么情况下综合为时序电路?什么情况下综合为组合电路?...
问题:在高速系统设计中,下列哪种优化方案的目的不是为了提高系统的工作频率()A、流水线B、树型结构C、迟置信号后移D、资源共享...
问题:两个进程之间是()语句。而在Always中的语句则是()语句。...
问题:在case语句中至少要有一条()语句...
问题:简述有限状态机FSM分为哪两类?有何区别?有限状态机的状态编码风格主要有哪三种?FSM的三段式描述风格中,三段分别描述什么?...
问题:下列描述代码可综合的是()A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever...
问题:RTL...
问题:用assign描述的语句我们一般称之为()逻辑,并且它们是属于并行语句,即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或()逻辑,并且它们是属于串行语句,即于语句的书写有关。...
问题:Verilog HDL语言进行电路设计方法有哪几种?...
问题:已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()...
问题:Verilog HDL中任务可以调用其他任务和()。...
问题:ASIC...